Ｅｓｄ保護を有するｍｉｇｆｅｔ回路

专利摘要:
静電気放電（ＥＳＤ）保護回路（３０）は、電力供給電圧線（ＶＤＤ，ＶＳＳ）に接続され、多重独立ゲート電界効果トランジスタ（ＭＩＧＦＥＴ）（３２，３４，３６，３８）、前段駆動回路（６０，６２）およびホットゲートバイアス回路（４０，４２）を含む。ＭＩＧＦＥＴは、出力パッド（４４，４６）と電力供給電圧線との間に接続されるソース／ドレインの経路を有し、第１ゲート端子および第２ゲート端子を有する。前段駆動回路は、出力を有する。ホットゲートバイアス回路は、ＭＩＧＦＥＴ（３４）の第１ゲート端子（６８）と接続され、前段駆動回路（６０）の出力は、ＭＩＧＦＥＴ（３４）の第２ゲート端子（６４）と接続される。ホットゲートバイアス回路（４０）は、ＥＳＤ現象に対してより良好な耐性を有するように、ＥＳＤ現象中にＭＩＧＦＥＴの第１ゲート端子にバイアス電圧を印加するように構成され、ＭＩＧＦＥＴのブレークダウン電圧を上昇する。
公开号:JP2011509528A
申请号:JP2010542235
申请日:2008-12-10
公开日:2011-03-24
发明作者:ジー． カジンスキー、マイケル；マシュー、レオ；ダブリュ． ミラー、ジェームズ
申请人:フリースケール セミコンダクター インコーポレイテッド；
IPC主号:H01L27-04

专利说明:

[0001] この開示は、概してフィン（Ｆｉｎ）ＦＥＴ型として通常動作する多重独立ゲート電界効果トランジスタ（ＭＩＧＦＥＴ）に関し、また、この開示は、特にＭＩＧＦＥＴのための静電気放電（ＥＳＤ）保護に関する。]
背景技術

[0002] フィンＦＥＴ等の横型トランジスタを形成するフィンを用いることは、任意の表面領域に対して回路性能を向上するという効果を発揮する。任意の領域に対してより大きな潜在的な電流駆動が存在するように、チャネル幅が縦方向の寸法に関して決定される。しかしながら、フィンＦＥＴを用いることは、ＥＳＤ保護に関する問題が取り除かれないのでＥＳＤ保護の必要性がある。]
発明が解決しようとする課題

[0003] このように、フィンＦＥＴのための効果的なＥＳＤ保護を提供する必要がある。]
図面の簡単な説明

[0004] ブロック図と断面図との組合せとして示されるＥＳＤ保護回路である。
図１のＥＳＤ保護回路の動作を示す回路図である。
図１のオアゲートとホットゲートバイアス回路との好適な動作を示す回路図である。] 図１
実施例

[0005] 本発明は、例として説明され、付随する図面により制限されず、図面では、同じ参照により同様な要素を示す。図面の要素は、簡潔かつ明確に説明され、必ずしも一定の縮尺で描かれていない。]
[0006] 一形態では、ＥＳＤ保護回路は、出力駆動回路である多重独立ゲート電界効果トランジスタ（ＭＩＧＦＥＴ）を含み、多重独立ゲート電界効果トランジスタ（ＭＩＧＦＥＴ）は、入力および出力パッド（Ｉ／Ｏパッド）の少なくとも１つに接続され、同一チャネルを制御する第１ゲートおよび第２ゲートを有する。前段の出力駆動回路は、第１ゲートに接続され、ホットゲートバイアス回路は、第２ゲートに接続される。外部ＥＳＤ現象が生じた場合、ホットゲートバイアス回路は、損傷無しでより高いドレイン・ソース間電圧に耐えることが可能な電圧領域にＭＩＧＦＥＴがバイアスされるように、信号を第２ゲートに印加する。これにより、Ｉ／Ｏパッドに接続されるＭＩＧＦＥＴに対する保護が強化される。このことは、以下の説明および図面から、より良く理解される。]
[0007] 図１に示すように、ＥＳＤ保護回路１０は、前段駆動回路１２、ＮチャネルＭＩＧＦＥＴ１４、ホットゲートバイアス回路１６、およびオアゲート１８を備える。ＭＩＧＦＥＴ１４は、ソースとドレインとの間のチャネルとして機能するフィン（Ｆｉｎ）２０、フィン２０の第１の側に沿ったコントロールゲート２２、フィン２０の第２の側にコントロールゲート２４を備える。コントロールゲート２２，２４の各々は、ＭＩＧＦＥＴ１４を導通状態にすることができる。前段駆動回路１２は、コントロールゲート２２およびオアゲート１８の第１入力に信号を供給する。ホットゲートバイアス回路１６は、オアゲート１８の第２入力に接続された出力を有する。オアゲート１８は、コントロールゲート２４に接続された出力を有する。ＥＳＤ現象が生じる場合、他のパッドに関連してＭＩＧＦＥＴ１４のドレインに接続された出力パッドに比較的高い電圧が生じた状態では、ホットゲートバイアス回路１６は、論理「ハイ」の出力を供給し、オアゲート１８によりコントロールゲート２４に論理「ハイ」を供給させ、これにより、ＥＳＤ現象中に、ＭＩＧＦＥＴ１４のドレインとソースとの間に印加される電圧と同一電圧またはその電圧に近い電圧であるゲートとソースとの間のバイアスを有してＭＩＧＦＥＴ１４を導通状態にするようにする。Ｎチャネルトランジスタのゲートおよびドレインがほぼ同一電圧を有する場合、ゲート電圧がドレイン電圧より著しく、例えば、２Ｖより低いときよりも、ドレインとソースとの間のブレークダウン電圧が高い状態にチャネルが置かれることが分かっている。通常動作で、かつＥＳＤ現象がない場合に、前段駆動回路１２は、信号を、コントロールゲート２２に供給するとともにオアゲート１８を介してコントロールゲート２４に供給する。ＭＩＧＦＥＴ１４がＰチャネルトランジスタの場合、出力パッドが他のパッドの高電圧に対して低電圧となるＥＳＤ現象をホットゲートバイアス回路１６により検出することに応答して、論理「ロー」がコントロールゲート２４に印加されるように、ゲート１８はノアゲートとなる。通常動作中にオアゲート１８に起因してわずかな遅延が生じることは、スイッチングノイズ、または、いわゆるdi／dtノイズ等のいくつかの状況において利点となる。わずかな遅延により、オアゲート１８の２入力は、時差状態となって、di／dtが減少する。代替的に、オアゲート１８は使用されなくてもよい。このような場合、前段駆動回路１２は、単に、コントロールゲート２２に接続され、ホットゲートバイアス１６は、オアゲート１８を介してコントロールゲート２４に接続されるのではなく、直接的にコントロールゲート２４に接続される。ＭＩＧＦＥＴ１４がＰチャネルの場合、ホットゲートバイアス回路１６は、論理「ロー」の出力をコントロールゲート２４に直接的に供給する。このように、ホットゲートバイアス回路１６は、ＥＳＤ現象中に、ＭＩＧＦＥＴ１４が最大ブレークダウン電圧およびその電圧に略等しい電圧を示すように、コントロールゲート２４に電圧を供給する。このような方式では、ＭＩＧＦＥＴの出力駆動回路が損傷からより良好に保護される。] 図１
[0008] 図２に示すように、ＥＳＤ保護回路３０は、ＰチャネルＭＩＧＦＥＴ３２、ＮチャネルＭＩＧＦＥＴ３４、ＰチャネルＭＩＧＦＥＴ３６、ＮチャネルＭＩＧＦＥＴ３８、ホットゲートバイアス回路４０、ホットゲートバイアス回路４２、出力パッド４４，出力パッド４６、Ｎチャネルトランジスタ４８、Ｎチャネルトランジスタ５０、ダイオード５２、ダイオード５４、ダイオード５６、ダイオード５８、ＥＳＤ検出回路７０、前段駆動回路６０、および前段駆動回路６２を備える。このような構成により、単体の前段駆動回路６０は、ＮチャネルＭＩＧＦＥＴ３４およびＰチャネルＭＩＧＦＥＴ３２の両方のゲートを制御する。代替的には、２つの別個の前段駆動回路は、ＮチャネルＭＩＧＦＥＴ３４およびＰチャネルＭＩＧＦＥＴ３２のために用いられてもよい。また、ＭＩＧＦＥＴ３４は、第１コントロールゲート６４および第２コントロールゲート６８を用いて示す。ＭＩＧＦＥＴ３２，３６，３８は、単体のチャネルと、そのチャネルを独立的にそれぞれ制御する２つのコントロールゲートを同様に有する。ＭＩＧＦＥＴ３２は、正の電力供給端子ＶＤＤ、出力パッド４４に接続されたドレイン、前段駆動回路６０の出力に接続された第１コントロールゲート６４、およびホットゲートバイアス回路４０の第１出力に接続された第２コントロールゲート６８を有する。ＭＩＧＦＥＴ３４は、共通的なグランドである負の電力供給端子ＶＳＳに接続されたソース、出力パッド４４に接続されたドレイン、前段駆動回路６０の出力に接続された第１コントロールゲート、およびホットゲートバイアス回路４０の第２出力に接続された第２コントロールゲートを有する。また、ホットゲートバイアス回路４０は、ＶＤＤ、ＶＳＳ、およびＭＩＧＦＥＴ３２，３４のドレインに接続される。ホットゲートバイアス回路４０は、出力パッド４６等の他のパッドと比較して高電圧が出力パッド４４に供給されるＥＳＤ現象の検出に応答して、ＭＩＧＦＥＴ３４のドレインにコントロールゲート６８を接続する。ホットゲートバイアス回路４０は、出力パッド４４と比較して高電圧が出力パッド４６に供給されるＥＳＤ現象の検出に応答して、ＭＩＧＦＥＴ３２のドレインにＭＩＧＦＥＴ３２の第２コントロールゲートを接続する。通常の電力が供給される動作中に、ホットゲートバイアス回路４０は、論理「ロー」をＭＩＧＦＥＴ３４に供給し、論理「ハイ」をＭＩＧＦＥＴ３２に供給する。トランジスタ４８は、ＶＤＤに接続されたドレイン、ＶＳＳに接続されたソース、およびＥＳＤ検出回路７０の出力に接続されたゲートを有する。トランジスタ５０は、ＶＤＤに接続されたドレイン、ＶＳＳに接続されたソース、ＥＳＤ検出回路７０の出力に接続されたゲートを有する。ダイオード５２では、出力パッド４４とＶＤＤとの間でアノードとカソードとが接続される。ダイオード５４では、ＶＳＳと出力パッド４４との間でアノードとカソードとが接続される。ダイオード５６では、出力パッド４６とＶＤＤとの間でアノードとカソードとが接続される。ダイオード５８では、ＶＳＳと出力パッド４６との間でアノードとカソードとが接続される。ＭＩＧＦＥＴ３６は、正の電力供給端子ＶＤＤに接続されたソースと、出力パッド４６に接続されたドレインと、前段駆動回路６２の出力に接続された第１コントロールゲートと、ホットゲートバイアス回路４２の第１出力に接続された第２コントロールゲートとを有する。ＭＩＧＦＥＴ３８は、負の電力供給端子ＶＳＳに接続されたソースと、出力パッド４６に接続されたドレインと、前段駆動回路６２の出力に接続された第１コントロールゲートと、ホットゲートバイアス回路４２の第２出力に接続された第２コントロールゲートとを有する。また、ホットゲートバイアス回路４２は、ＶＤＤ、ＶＳＳ、およびＭＩＧＦＥＴ３６，３８のドレインに接続される。ホットゲートバイアス回路は、ホットゲートバイアス回路４０が出力パッド４４およびＭＩＧＦＥＴ３２，３４に関連して動作するのと同様のやり方で、出力パッド４６およびＭＩＧＦＥＴ３６，３８に関連して動作する。通常の電力が供給される動作中に、ホットゲートバイアス回路４２は、論理「ロー」をＭＩＧＦＥＴ３８に供給し、論理「ハイ」をＭＩＧＦＥＴ３６に供給する。出力パッド４４，４６およびこれらに関係する回路のみを示すが、結び（…）で示すように、追加の出力パッドおよび通常の集積回路上に追加の出力パッドに関連する回路が形成され得る。] 図２
[0009] 出力パッド４６と比較して高電圧が出力パッド４４に生じるＥＳＤ現象の場合、ダイオード５２は、ＥＳＤ検出回路７０およびホットゲートバイアス回路４０，４２がＥＳＤ現象を検出するように、出力パッドに生じる高電圧をＶＤＤに供給する。ＥＳＤ検出回路７０は、論理「ハイ」の信号を生成することにより応答して、トランジスタ４８，５０を導通状態にする。ホットゲートバイアス回路４０は、コントロールゲート６８をＭＩＧＦＥＴ３４のドレインに接続することにより応答する。ＥＳＤ現象の低電圧側に対応するホットゲートバイアス回路４２は、ＭＩＧＦＥＴ３６の第２コントロールゲートをＭＩＧＦＥＴ３６のドレインに接続することにより応答する。このように、電流は、出力パッド４４からＶＤＤにダイオード５２を介して流れ、ＶＤＤからＶＳＳにトランジスタ４８，５０を介して流れ、ＶＳＳから出力パッド４６にダイオード５８を介して流れる。この電流の流れによりＥＳＤ現象を軽減するが、ＭＩＧＦＥＴ３４は、ＭＩＧＦＥＴ３４のドレインに接続されたコントロールゲート６８を有することにより高ドレイン・ソース間ブレークダウン領域を維持し、ＭＩＧＦＥＴ３６は、トランジスタ３６の第２コントロールゲートがＭＩＧＦＥＴ３６のドレインに接続されることにより高ドレイン・ソース間ブレークダウン領域を維持する。また、ＥＳＤ現象は、電流が出力パッド４４からＶＳＳにＭＩＧＦＥＴ３４を介して流れることにより、かつ電流がＶＤＤから出力パッド４６にＭＩＧＦＥＴ３６を介して流れることにより部分的に低減される。]
[0010] 典型的には、ホットゲートバイアス回路４０，４２がＭＩＧＦＥＴ３２，３６の第２コントロールゲートとこれらに対応するドレインとの間の接続を提供する必要性がないように、Ｐチャネルトランジスタは、Ｎチャネルトランジスタよりも高ドレイン・ソース間ブレークダウン電圧を有する。このように、例えば、出力パッド４６と比較して高電圧が出力パッド４４に印加されるＥＳＤ現象に対して、ホットゲートバイアス回路４２は、ＭＩＧＦＥＴ３６の第２コントロールゲートをＭＩＧＦＥＴ３６のドレインに接続する必要性がない。ホットゲートバイアス回路４０，４２は、対応するＮチャネルＭＩＧＦＥＴ３４，３８に出力を供給するのみである。他の代替的な構成では、別個のホットゲートバイアス回路が、各ＮチャネルプルダウンＭＩＧＦＥＴのために提供され、別個のホットゲートバイアス回路が、各ＰチャネルプルアップＭＩＧＦＥＴのために提供されてもよい。さらに他の代替的な構成では、図１に示す構成と同様に、ホットゲートバイアス回路は、オアゲートを介して出力駆動回路のＭＩＧＦＥＴと接続され得る。この構成の利点は、前段駆動回路がＭＩＧＦＥＴの両方のコントロールゲートに接続可能であることにある。また代替として、ＥＳＤ検出回路７０は、ＥＳＤ現象の検出に応答してホットゲートバイアス回路４０、４２にトリガー信号を供給するように構成され得る。この場合、ホットゲートバイアス回路４０，４２は、トリガー信号に応答して、バイアス電圧を各ＭＩＧＦＩＴのゲート端子に印加する。] 図１
[0011] 図３に示すように、回路８０は、図１のオアゲート１８の機能およびホットゲートバイアス１６の実施例である。図３では、Ｐチャネルトランジスタ８２は、ＥＳＤ現象中にコントロールゲート２４によりＭＩＧＦＥＴ１４のドレイン接続を提供する。入力端子８６は、ＭＩＧＦＥＴ１４のドレインと接続され、出力端子８８は、ＭＩＧＦＥＴ１４のゲートと接続される。トランスミッションゲート８４は、通常動作中に、前段駆動回路１２の出力に対応する入力端子９０と、コントロールゲート２４に対応する出力端子８８とを接続する。説明すると、図３の回路では、ＥＳＤ現象は、ＭＩＧＦＥＴ１４のドレインがＰチャネルＭＯＳＦＥＴ９２の閾値電圧だけＶＤＤを超えた時には常に検出される。ＭＩＧＦＥＴ１４のドレインが常にＶＤＤ以下に維持される全ての通常電力動作中には、前段駆動回路１２のみがＭＩＧＦＥＴ１４のゲートに接続される。] 図１ 図３
[0012] ここまでは、多重独立ゲート電界効果トランジスタ（ＭＩＧＦＥＴ）、出力を有する前段駆動回路、およびホットゲートバイアス回路を含む、電力供給電圧線に接続された静電気放電（ＥＳＤ）保護回路についての説明であることを理解されたい。ＭＩＧＦＥＴは、出力パッドと電力供給電圧線との間に接続するソース／ドレインの経路を有し、かつ第１ゲート端子および第２ゲート端子を有する。ホットゲートバイアス回路は、ＭＩＧＦＥＴの第１ゲート端子に接続され、前段駆動回路の出力は、ＭＩＧＦＥＴの第２ゲート端子に接続される。ホットゲートバイアス回路は、ＥＳＤ現象中に、バイアス電圧をＭＩＧＦＥＴの第１ゲート端子に印加するように構成される。さらに、ホットゲートバイアス回路は、静電気放電現象を検出するように構成される。ホットゲートバイアス回路は、バイアス電圧を出力パッドの電圧と略等しくするのに十分な大きさのバイアス電圧を印加するように構成され得る。ホットゲートバイアス回路は、ＭＩＧＦＥＴに関連するブレークダウン電圧を上昇するのに十分な大きさのバイアス電圧を印加するように構成され得る。さらに、保護回路は、静電気放電現象を検出するように構成される静電気放電（ＥＳＤ）検出回路をさらに含んでもよく、ＥＳＤ検出回路は、ホットゲートバイアス回路に接続される。ＥＳＤ検出回路は、静電気放電現象の検出に応答してホットゲートバイアス回路にトリガー信号を供給するように構成されてもよく、ホットゲートバイアス回路は、トリガー信号に応答してバイアス電圧をＭＩＧＦＥＴの第１ゲート端子に印加する。前段駆動回路およびホットゲートバイアス回路は、論理ゲートを介してＭＩＧＦＥＴの第１ゲート端子に接続され得る。]
[0013] また、第１電力供給電圧線および第２電力供給電圧線に接続された静電気放電（ＥＳＤ）保護回路について説明する。ＥＳＤ回路は、出力パッドと第１電力供給電圧線との間に接続されるソース／ドレインの経路を有する第１多重独立ゲート電界効果トランジスタ（ＭＩＧＦＥＴ）を含み、第１ＭＩＧＦＥＴは、第１ゲート端子および第２ゲート端子を有する。ＥＳＤ回路は、出力パッドと第２電力供給電圧線との間に接続されるソース／ドレインの経路を有する第２ＭＩＧＦＥＴを含み、第２ＭＩＧＦＥＴは、第１ゲート端子および第２ゲート端子を有する。ＥＳＤ回路は、出力を有する前段駆動回路を含む。ＥＳＤ回路は、第１ＭＩＧＦＥＴの第１ゲート端子および第２ＭＩＧＦＥＴの第１ゲート端子に接続されるホットゲートバイアス回路、および第１ＭＩＧＦＥＴの第２ゲート端子および第２ＭＩＧＦＥＴの第２ゲート端子に接続される前段駆動回路を含み、ホットゲートバイアス回路は、ＥＳＤ現象中に、第１バイアス電圧を第１ＭＩＧＦＥＴの第１ゲート端子に印加し、第２バイアス電圧を第２ＭＩＧＦＥＴの第１ゲート端子に印加するように構成される。ホットゲートバイアス回路は、第１バイアス電圧を出力パッドの電圧と略等しくするのに十分な大きさの第１バイアス電圧を印加するように構成され得る。さらに、ホットゲートバイアス回路は、ＥＳＤ現象を検出するように構成され得る。ホットゲートバイアス回路は、第１ＭＩＧＦＥＴに関連するブレークダウン電圧が上昇するのに十分な大きさの第１バイアス電圧を印加し、第２ＭＩＧＦＥＴに関連するブレークダウン電圧が上昇するのに十分な大きさの第２バイアス電圧を印加するように構成され得る。ＥＳＤ保護回路は、静電気放電現象を検出するように構成されるＥＳＤ検出回路をさらに含み、ＥＳＤ検出回路は、ホットゲートバイアス回路に接続される。ＥＳＤ検出回路は、ホットゲートバイアス回路がトリガー信号に応答して第１バイアス電圧を第１ＭＩＧＦＥＴの第１ゲート端子に印加し、第２バイアス電圧を第２ＭＩＧＦＥＴの第１ゲート端子に印加するように、静電気放電の検出に応答してトリガー信号をホットゲートバイアス回路に印加するように構成され得る。通常動作中に、ホットゲートバイアス回路は、第１バイアス電圧を第１電力供給電圧線と略等しくするのに十分な大きさの第１バイアス電圧を第１ＭＩＧＦＥＴの第１ゲート端子に印加するように構成され得る。第１ＭＩＧＦＥＴは、Ｎチャネルトランジスタでもよく、第２ＭＩＧＦＥＴは、Ｐチャネルトランジスタでもよい。]
[0014] さらにまた、静電気放電（ＥＳＤ）保護回路に関する方法について説明する。ＥＳＤ保護回路は、第１電力供給電圧線と第２電力供給電圧線との間に接続され、出力パッドと第２電力供給電圧線との間に接続されるソース／ドレインの経路を有する多重独立ゲート電界効果トランジスタ（ＭＩＧＦＥＴ）を含む。ＭＩＧＦＥＴは、第１ゲート端子および第２ゲート端子を有する。その方法は、通常動作中に、第１バイアス電圧を第２電力供給電圧線と略等しくするのに十分な大きさの第１バイアス電圧をＭＩＧＦＥＴの第１ゲート端子に印加することを含む。また、その方法は、ＥＳＤ現象中に、第２バイアス電圧を出力パッドの電圧と略等しくするのに十分な大きさの第２バイアス電圧をＭＩＧＦＥＴの第１ゲート端子に印加することを含む。この印加するステップは、第１および第２バイアス電圧を印加するためにバイアス回路を用いるような特徴をさらに有しても良く、その方法は、ＥＳＤ現象を検出するためにバイアス回路を用いることをさらに含んでもよい。その方法は、ＭＩＧＦＥＴに関連するブレークダウン電圧を上昇するように第２バイアス電圧を選択することをさらに含んでもよい。その方法は、静電気放電の検出に応答してトリガー信号をホットゲートバイアス回路に印加して、ホットゲートバイアス回路がトリガー信号に応答して第１ゲート端子に第２バイアス電圧を印加することをさらに備えてもよい。]
[0015] 本発明を具体化する装置の大部分は当業者に知られた電子部品および回路にて構成されるため、回路の詳細は、本発明の根本的なコンセプトの理解および認識に対する、および本発明の教示から不明瞭または混乱しないために必要であると思われる図示した内容よりも広い範囲について説明しない。]
[0016] 特定の導電性タイプまたは電位の極性を参照しながら本発明を説明してきたが、当業者であれば、導電性タイプおよび電位の極性を逆にすることができることを理解することができるだろう。]
[0017] さらに、上記説明および特許請求の範囲内に「前部」、「後部」、「頂部」、「底部」、「上」、「下」等の用語がもし使用してある場合には、これらの用語は説明のためだけのものであって、必ずしも、恒久的な相対位置を示すものではない。このような用語は、適当な状況の下では互換性を有し、従って本明細書に記載する本発明の実施形態は、例えば図示の方向または本明細書に記載する方向以外の方向でも動作することができることを理解されたい。]
[0018] 特定の実施形態を参照しながら本発明を説明してきたが、添付の特許請求の範囲に記載する本発明の範囲から逸脱することなしに、本発明を種々に修正および変更することができる。例えば、トランジスタ４８，５０は、Ｎチャネルトランジスタとして説明されたが、ある他のクランプ動作が用いられてもよい。また、ダイオード５２，５４，５６，５８は、ダイオード接続されたトランジスタでもよく、かつ有効的である。従って、本明細書および図面は制限的な意味ではなく例示として捉えられるべきであり、全てのこのような変形は本発明の範囲に包含されるべきものである。特定の実施形態に関して本明細書において説明されるいずれの効果、利点、または問題解決法も、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。]
[0019] 本明細書において用いられた「接続される」という用語は、直接的な接続または機械的な接続に制限されるべきではない。
特に記載がある場合以外は、「第１」、「第２」という用語は、こうした用語によって説明される要素を任意に区別するために使用されている。したがって、これらの用語がこうした要素の一時的あるいはその他の優先順位を必ずしも意味するとは限らない。]

权利要求:

請求項1
電源供給電圧線と接続された静電気放電（ＥＳＤ）保護回路であって、出力パッドと電源供給電圧線との間に接続されたソース／ドレインの経路を有する多重独立ゲート電界効果トランジスタ（ＭＩＧＦＥＴ）であって、第１のゲート端子および第２のゲート端子を有する前記ＭＩＧＦＩＴと、出力を有する前段駆動回路と、前記ＭＩＧＦＩＴの第１のゲート端子に接続されたホットゲートバイアス回路とを備え、前記前段駆動回路の出力は、前記ＭＩＧＦＩＴの第２のゲート端子に接続され、前記ホットゲートバイアス回路は、ＥＳＤ現象中に、バイアス電圧を前記ＭＩＧＦＩＴの前記第１のゲート端子に印加するように構成される、ＥＳＤ保護回路。
請求項2
前記ホットゲートバイアス回路は、静電気放電現象を検出するようにさらに構成される、請求項１に記載のＥＳＤ保護回路。
請求項3
前記ホットゲートバイアス回路は、前記バイアス電圧を前記出力パッドの電圧と略等しくするのに十分な大きさの前記バイアス電圧を印加するように構成される、請求項１に記載のＥＳＤ保護回路。
請求項4
前記ホットゲートバイアス回路は、前記ＭＩＧＦＩＴに関連するブレークダウン電圧を上昇するのに十分な値の前記バイアス電圧を印加するように構成される、請求項１に記載のＥＳＤ保護回路。
請求項5
静電気放電現象を検出するように構成される静電気放電（ＥＳＤ）検出回路であって、前記ホットゲートバイアス回路に接続される前記ＥＳＤ検出回路をさらに備える、請求項１に記載のＥＳＤ保護回路。
請求項6
前記ＥＳＤ検出回路は、静電気放電現象の検出に応答して前記ホットゲートバイアス回路にトリガー信号を供給するように構成されて、前記ホットゲートバイアス回路が前記トリガー信号に応答して前記ＭＩＧＦＩＴの第１のゲート端子に前記バイアス電圧を印加する、請求項５に記載のＥＳＤ保護回路。
請求項7
前記前段駆動回路および前記ホットゲートバイアス回路は、論理ゲートを介して前記ＭＩＧＦＩＴの前記第１のゲート端子に接続される、請求項１に記載のＥＳＤ保護回路。
請求項8
前記論理ゲートは、オアゲートおよびノアゲートのうちの１つである、請求項６に記載のＥＳＤ保護回路。
請求項9
第１の電力供給電圧線および第２の電力供給電圧線に接続された静電気放電（ＥＳＤ）保護回路であって、出力パッドと前記第１の電力供給電圧線との間に接続されるソース／ドレインの経路を有する第１の多重独立ゲート電界効果トランジスタ（ＭＩＧＦＥＴ）であって、第１のゲート端子および第２のゲート端子を有する前記第１のＭＩＧＦＩＴと、前記出力パッドと前記第２の電力供給電圧線との間に接続されるソース／ドレインの経路を有する第２の多重独立ゲート電界効果トランジスタ（ＭＩＧＦＥＴ）であって、第１のゲート端子および第２のゲート端子を有する前記第２のＭＩＧＦＩＴと、出力を有する前段駆動回路と、前記第１のＭＩＧＦＩＴの前記第１のゲート端子と、前記第２のＭＩＧＦＩＴの前記第１のゲート端子とに接続されるゲートバイアス回路とを備え、前記前段駆動回路は、前記第１のＭＩＧＦＩＴの前記第２のゲート端子および前記第２のＭＩＧＦＩＴの前記第２のゲート端子に接続され、前記ゲートバイアス回路は、ＥＳＤ現象中に、前記第１のＭＩＧＦＩＴの前記第１のゲート端子に第１のバイアス電圧を印加し、前記第２のＭＩＧＦＩＴの前記第１のゲート端子に第２のバイアス電圧を印加するように構成される、ＥＳＤ保護回路。
請求項10
前記ゲートバイアス回路は、ＥＳＤ現象を検出するようにさらに構成される、請求項９に記載のＥＳＤ保護回路。
請求項11
前記ゲートバイアス回路は、前記第１のバイアス電圧を前記出力パッドの電圧と略等しくするのに十分な大きさの前記第１のバイアス電圧を印加するように構成される、請求項９に記載のＥＳＤ保護回路。
請求項12
前記第１のＭＩＧＦＩＴに関連するブレークダウン電圧を上昇するのに十分な大きさの前記第１のバイアス電圧を印加し、前記第２のＭＩＧＦＩＴに関連するブレークダウン電圧を上昇するのに十分な大きさの前記第２のバイアス電圧を印加するように構成される、請求項９に記載のＥＳＤ保護回路。
請求項13
静電気放電現象を検出するように構成されるＥＳＤ検出回路であって、前記ゲートバイアス回路に接続される前記ＥＳＤ検出回路をさらに備える、請求項９に記載のＥＳＤ保護回路。
請求項14
前記ＥＳＤ検出回路は、前記静電気放電現象の検出に応答してトリガー信号を前記ゲートバイアス回路に供給するように構成されて、前記ゲートバイアス回路が前記トリガー信号に応答して、前記第１のバイアス電圧を前記第１のＭＩＧＦＩＴの前記第１のゲート端子に印加し、前記第２のバイアス電圧を前記第２のＭＩＧＦＩＴの前記第１のゲート端子に印加する、請求項１３のＥＳＤ保護回路。
請求項15
前記ゲートバイアス回路は、通常動作中に、前記第１の電力供給電圧線と略等しい前記第１のバイアス電圧を生成するように、十分な大きさの前記第１のバイアス電圧を前記第１のＭＩＧＦＩＴの前記第１のゲート端子に印加するように構成される、請求項９に記載のＥＳＤ保護回路。
請求項16
前記第１のＭＩＧＦＩＴは、Ｎ型トランジスタであり、前記第２のＭＩＧＦＩＴは、Ｐ型トランジスタである、請求項９に記載のＥＳＤ保護回路。
請求項17
第１の電力供給電圧線と第２の電力供給電圧線との間に接続される静電気放電（ＥＳＤ）保護回路であって、出力パッドと第２の電力供給電圧線との間に接続されるソース／ドレインの経路を有する多重独立ゲート電界効果トランジスタ（ＭＩＧＦＥＴ）であって、第１のゲート端子および第２のゲート端子を有する前記ＭＩＧＦＥＴを備える前記ＥＳＤ保護回路における方法であって、通常動作中に、第１のバイアス電圧を第２の電力供給電圧線と略等しくするのに十分な大きさの前記第１のバイアス電圧を前記ＭＩＧＦＩＴの前記第１のゲート端子に印加する段階と、ＥＳＤ現象中に、第２のバイアス電圧を前記出力パッドの電圧と略等しくするのに十分な大きさの前記第２のバイアス電圧を前記ＭＩＧＦＩＴの前記第１のゲート端子に印加する段階とを備える、ＥＳＤ保護回路における方法。
請求項18
前記印加するステップは、前記第１および第２のバイアス電圧を印加するためのバイアス回路を用いることにより特徴付けられ、前記バイアス回路を用いて前記ＥＳＤ現象を検出する段階をさらに備える、請求項１７に記載の方法。
請求項19
前記ＭＩＧＦＥＴに関連するブレークダウン電圧が上昇するように、前記第２のバイアス電圧を選択する段階をさらに備える、請求項１７に記載の方法。
請求項20
静電気放電現象の検出に応答してホットゲートバイアス回路にトリガー信号を供給して、ホットゲートバイアス回路が前記トリガー信号に応答して前記ＭＩＧＦＥＴの前記第１のゲート端子に前記第２のバイアス電圧を印加するようにする、請求項１７に記載の方法。